Ekran ürünlerinin geliştirilmesi ve sistem entegrasyonu sürecinde, hem host SoC hem de ekran sürücü IC’si (DDIC) MIPI DSI uyumlu olarak belirtilmiş olsa bile başlatma hataları veya kararsız görüntüleme davranışlarıyla karşılaşmak sık rastlanan bir durumdur.

Tipik belirtiler arasında siyah ekran, aralıklı dikey parazit çizgileri veya farklı donanım platformlarında değişen ekran kararlılığı yer alır. Bu tür sorunlar çoğu zaman panel donanımına ya da başlatma sıralamasına bağlanır. Ancak pratik entegrasyon deneyimi, asıl nedenin çoğu durumda protokol seviyesindeki bir uyumsuzluktan ziyade LP-to-HS geçişi sırasında oluşan D-PHY zamanlama marjı ile ilgili olduğunu göstermektedir.

Fiziksel katmanın davranışı ve sistem sınır koşulları tasarımın erken aşamalarında değerlendirilmezse, panel MIPI spesifikasyonuna tamamen uygun olsa bile entegrasyon riskleri yine de ortaya çıkabilir.

MIPI DSI mimarisi ve katmanlar arası etkileşim

MIPI DSI temel olarak iki ana katmandan oluşur:

Fiziksel Katman (D-PHY / C-PHY)

Sorumlu olduğu alanlar:

• elektriksel sinyal iletimi
• lane durum geçişleri
• yüksek hızlı veri aktarımı
• zamanlama penceresinin kontrolü

 

Protokol Katmanı

Sorumlu olduğu alanlar:

• paket yapısının tanımlanması
• header formatı
• ECC / CRC koruması
• Command Mode ve Video Mode veri organizasyonu

Gerçek sistem entegrasyonunda, fiziksel katman zamanlaması alıcının kabul edebildiği algılama penceresi içinde kalmazsa paket senkronizasyonu ve header ayrıştırma işlemleri başarısız olabilir. Bunun sonucunda protokol katmanındaki hata yönetim mekanizmaları devreye girer.

【Şekil 1】MIPI DSI sistem mimarisi ve katmanlar arası etkileşim

D-PHY iletim mekanizması ve zamanlama hassasiyeti

MIPI DSI, DDR (Double Data Rate) iletim yapısını kullanır ve veriyi clock sinyalinin hem yükselen hem de düşen kenarında örnekler.

• Bir bitin süresi Unit Interval (UI) olarak tanımlanır
• Bir DDR çevrimi 2 × UI’ye eşittir

 

D-PHY veri hızı arttıkça sistemin aşağıdaki unsurlara karşı hassasiyeti de artar:

• PLL jitter
• LP-to-HS geçiş zamanlaması
• alıcı başlatma gecikmesi
• sinyal bütünlüğü

 

Daha yüksek veri hızları ekran performansını artırsa da izin verilen zamanlama marjını azaltır.

 

LP-to-HS geçişi ve zamanlama gereksinimleri

Verici, High-Speed (HS) moduna geçmeden önce LP-to-HS geçişini tamamlamak zorundadır:

• LP-11 (Idle)
• LP-01 → LP-00
• THS-PREPARE
• THS-ZERO
• SoT (Start of Transmission)

 

D-PHY v1.1 spesifikasyonuna göre: THS-PREPARE + THS-ZERO > 145 ns + 10 × UI

Ancak gerçek ekran sistemi entegrasyonunda, spesifikasyondaki minimum değerin karşılanması her zaman platformlar arası kararlılığı garanti etmez. Pratik mühendislik uygulamalarında entegrasyon riskini azaltmak için çoğu zaman ek zamanlama marjına ihtiyaç duyulur.

【Şekil 2】MIPI D-PHY LP-to-HS geçiş zamanlama diyagramı

Pratik gözlem: teorik minimumun üzerinde HS-Settle gereksinimi

Farklı platformlarda gerçekleştirilen MIPI DSI bring-up testlerinde, ARM tabanlı bazı SoC platformlarının DSI v1.1 DDIC bileşenleriyle birlikte kullanıldığında kararlı ekran çalışması için şu koşulun gerektiği gözlemlenmiştir:

THS-PREPARE + THS-ZERO > 215 ns

Bu davranış alıcı tarafındaki tasarım özellikleriyle ilişkilidir:

• HS alıcısı, örnekleme öncesinde belirli bir kararlılık süresine ihtiyaç duyar
• dahili filtreleme mekanizmaları algılama gecikmesine neden olur
• SoT iletimi çok erken gerçekleşirse alıcı henüz tam olarak hazır olmayabilir

 

SoT algılaması başarısız olduğunda şu sorunlar ortaya çıkabilir:

• byte hizalama hatası
• header ayrıştırma hataları
• ECC uyumsuzluğu
• paketin atılması

Sistem düzeyinde bu hatalar genellikle siyah ekran veya kararsız görüntüleme davranışı olarak ortaya çıkar.

SoT algılaması ve paket bütünlüğü

SoT (Start of Transmission), yüksek hızlı veri iletiminin başlangıcını işaretleyen senkronizasyon dizisidir.

Alıcının başarılı şekilde şunları yapabilmesi gerekir:

• HS moduna geçmek
• zamanlamayı kilitlemek
• doğru zamanlama penceresi içinde bit düzeyinde örnekleme yapmak

 

SoT algılaması başarısız olursa şu sorunlar görülebilir:

• byte hizalama hataları
• header çözümleme hatası
• ECC doğrulama hataları

 

Bunun sonucunda protokol katmanı, uygulamaya bağlı olarak hata işleme prosedürlerini devreye alır; bu da görüntü çıkışının oluşmamasına veya anormal ekran davranışlarına neden olabilir.

【Şekil 3】MIPI DSI paket yapısı ve SoT algılama akışı

DSI sürüm uyumluluğu ve platform farklılıkları

DSI sürüm numaralarının eşleşmesi yalnızca spesifikasyon düzeyinde uyumluluk anlamına gelir. Bu durum, uygulama davranışının aynı olacağını garanti etmez.

Farklı SoC platformları şu açılardan farklılık gösterebilir:

• PLL mimarisi
• ayarlanabilir geçiş zamanlama parametreleri
• alıcı tarafındaki HS-Settle algılama mekanizmaları
• PHY ayar ve yapılandırma yöntemleri

 

Bazı platformlar D-PHY zamanlama parametreleri için sınırlı ayar aralığı sunar; bu da entegrasyon esnekliğini kısıtlayabilir.

Bu nedenle ekran sistemi entegrasyonunda yalnızca sürüm uyumluluğuna bakmak yeterli değildir. Platformun gerçek uygulama özellikleri ve ince ayar kabiliyeti de mutlaka değerlendirilmelidir.

Ekran sistemi entegrasyonunda mühendislik açısından dikkat edilmesi gerekenler

MIPI DSI uyumluluğu, sistem seviyesinde birden fazla etkene bağlıdır:

• SoC PHY mimarisi ve jitter özellikleri
• PCB empedans kontrolü ve sinyal bütünlüğü
• güç kararlılığı
• EMI ve çevresel gürültü koşulları
• bridge IC veya adaptör devreleri

 

Ekran sistemi doğrulaması yalnızca spesifikasyon uyumluluğu ile sınırlı kalmamalıdır. Fiziksel katmanın zamanlama marjı ve paket kararlılığı sistem seviyesinde değerlendirilmelidir.

WINSTAR’ın MIPI DSI entegrasyonundaki pratik deneyimi

WINSTAR, farklı platformlarda yürütülen MIPI DSI bring-up ve uyumluluk doğrulama projeleri kapsamında, fiziksel katman zamanlama marjı ile alıcı algılama davranışının sistemin genel kararlılığı üzerinde belirgin etkisi olduğunu gözlemlemiştir.

Ekran entegrasyon projelerinde WINSTAR aşağıdaki doğrulama adımlarını uygular:

• LP-to-HS geçiş marjı analizi
• SoT algılama kararlılığı testleri
• çoklu platform çapraz doğrulaması
• PCB sinyal bütünlüğü değerlendirmesi
• modül ile platform arasındaki uyumluluk analizi

 

Bu sistem seviyesindeki entegrasyon yaklaşımı, farklı uygulamalarda ekranın kararlılığını ve tutarlılığını artırır.

Sonuç

MIPI DSI yüksek performanslı bir ekran arayüzüdür. Ancak gerçek dünyadaki uyumluluk yalnızca spesifikasyon uyumluluğu ile belirlenmez.

Mühendislik pratiği şunu göstermektedir:

• spesifikasyondaki minimum değerler yalnızca temel gereksinimleri ifade eder; kararlı sistem entegrasyonu için çoğu zaman ek zamanlama marjı gerekir
• PHY ve Protokol katmanları birlikte değerlendirilmelidir
• platform uygulama farklılıkları SoT algılamasını ve veri kilitleme davranışını etkileyebilir
• ekran sistemi entegrasyonu, katmanlar arası zamanlama ve paket kararlılığı doğrulaması gerektirir

 

Ürün geliştirme sürecinin erken aşamalarında LP-to-HS geçiş marjının ve alıcı başlatma davranışının değerlendirilmesi, sonraki entegrasyon aşamalarındaki riskleri önemli ölçüde azaltabilir.

SSS – MIPI DSI entegrasyonu ve zamanlama

Q1: DSI spesifikasyonu karşılandığı halde neden siyah ekran oluşabilir?

Spesifikasyon karşılanmış olsa bile, yetersiz LP-to-HS zamanlama marjı SoT algılama hatasına neden olabilir; bu da paketlerin atılmasına ve görüntü çıkışının oluşmamasına yol açabilir.

Q2: DSI sürümünün aynı olması uyumluluğu garanti eder mi?

Hayır. Platformlar arasındaki PHY ve alıcı uygulama farklılıkları gerçek uyumluluğu etkileyebilir.

Q3: Minimum HS-Settle değerinin sağlanması yeterli midir?

Pratikte platformlar arası entegrasyonda kararlı çalışma için çoğu zaman ek zamanlama marjı gereklidir.

Q4: Katmanlar arası doğrulama neden gereklidir?

Çünkü DSI uyumluluğu hem fiziksel katmandan hem de protokol katmanından etkilenir; bu nedenle sistem seviyesinde doğrulama yapılması gerekir.